ENG || RUS
>> Главная
>> Сотрудники
>> Техническое оснащение
: : Специальное ПО
: : Специальное оборудование
: : Серверное оборудование и ЛС
>> Проекты
>> Учебно-методическая работа
>> Партнеры
>> События&Новости
>> Фотоархив
>>Реклама
>> Контакты
партнеры











 

 

Специальное программное обеспечение

Специальное программное обеспечение представляет собой пакеты САПР, обеспечивающие полный цикл (на логическом и физическом уровнях) проектирования, прототипирования, верификации и тестирования СФ-блоков, СБИС, СнК, высокоскоростных печатных плат и топологии приборов наноэлектроники и микроэлектромеханических систем, а также программное обеспечение для исследований, разработок и верификации моделей электронных устройств и технологических процессов.

САПР для проектирования СБИС ⇒

САПР для проектирования устройств наноэлектроники и микросистем ⇒

САПР для прототипирования СБИС и проетирования систем ЦОС на основе ПЛИС ⇒

САПР для проектирования печатных плат

САПР для проектирования систем в корпусе

ПО для  систем сбора данных и ЦОС

  • LabVIEW (National Instruments)
  • Специальные программы ELVIS, GPIB и IMacVisio (National Instruments)
  • Пакет  DAC Tools (ЗАО Инструментальные системы) 
  • CodeVisionAVR
  • Интегрированная среда разработки устройств на основе ПЛИС (DS-ISE-FND 9.1)
  • Пакеты ThermaCAM Quick View, ThermaCAM Researcher и ThermaCAM Reporter 7.0


 

САПР для проектирования СБИС

САПР Synopsys

Пакеты ПО для обучения специалистов по проектированию на базе САПР Synopsys содержащие программные модули, инструменты которых позволяют выполнять следующие основные функции:

Модуль Systems University Bundle

  • DesignWare AMBA SystemC Lib: набор макроячеек периферийных компонентов (моделей IP-блоков) System Studio для проектирования SoC c встроенной системной шиной AMBA
  • System Studio:проектирование на системном уровне в двух областях проектирования систем на кристалле (SoC): разработка алгоритмов и разработка архитектур
  • System Studio ECC Model Library:  библиотека System Studio, которая включает основные архитектурные модели, такие как тактовый генератор и простые модели шин, которые можно использовать как блоки при проектировании
  • System Studio Filter Design Tools: инструменты для проектирования цифровых фильтров
  • SystemStudioReferenceDesignKit (RDK):  Библиотеки исполняемых кодов спецификаций и стандартов для верификации, которые позволяют проектировать и строить тесты проверки соответствия стандартам на начальном этапе проектирования
  • System Studio Speech Lib: библиотека для моделирования систем обработки  аудиосигналов

Модуль FE & Ver University Bundle:

  • Design Compiler и Physical Compiler Add-on: физическое размещение и оптимизация вентильных схем на кристалле;
  • DC FPGA: синтез вентильных схем в базис FPGA Xilinx и Altera для прототипирования;
  • Design Vision: графический интерфейс для инструментов семейства DesignCompiler;
  • DesignWare Library: использование библиотеки IP блоков;
  • DesignWare Developer: создание пользовательских IP блоков и их интеграцию в DesignWare;
  • DC Ultra: синтез вентильных схем из описаний в формате GTECH в базис стандартных ячеек;
  • DesignWareAMBAVerificationSuite: инструмент для подключения в проект библиотеки IP блоков AMBA;
  • DFT MAX: создание схем с аппаратной реализаций фабричных тестов контроля годности ИС;
  • ESP-CV: статическая формальная верификация транзисторных схем и исходного Verilog/VHDL кода;
  • Formality: формальная верификация вентильных схем в статическом режиме;
  • HDL Compiler Verilog: трансляция RTL описаний на Verilog во внутренний формат GTECH;
  • LEDA Specifier: проверка описаний на Verilog или VHDL на соответствие правилам написания RTL кодов;
  • Library Compiler: трансляция форматов описания библиотек Libertry во внутренний формат db;
  • Module Compiler: инструмент синтеза вентильных структур трактов обработки данных;
  • NanoChar Basic и NanoChar, Mod Procedural I/F: инструменты для характеризации библиотек.
  • NanoSim: анализ (нормоконтроль) быстродействия логических схем с учетом эффектов субмикронных технологий;
  • BDC for NanoSim: расчет временных параметров макроблоков для инструмента NanoSim;
  • Pioneer NTB with Vera: интеграция функциональных тестов логических схем, разработанных в среде Vera, в любую среду схемотехнического (логического) моделирования;
  • PrimePower:  комплексный анализ электропотребления логических схем
  • PrimeTime SI: быстрое моделирование схем на транзисторном уровне;
  • PrimeTime PX Add-On: анализ быстродействия логических схем с учетом эффектов рассеиваемой схемой мощности;
  • RailMill-X и Pathmill: анализ цепей электропитания в топологическом представлении схем
  • TetraMAX ATPG: автоматизированное создание наборов тестовых векторов для обнаружения производственных дефектов СБИС;
  • TetraMAX DSMTest: контроль годности ИС на рабочих частотах на базе фабричной библиотеки;
  • TetraMAX IddQ Test: генерация тестов для анализа токов утечки при фабричном контроле годности ИС
  • Power Compiler: оптимизация статической и динамической потребляемой мощности в вентильных схемах;
  • VCS Verification Library: использование библиотеки функциональных моделей IP блоков, предназначенных для моделирования и верификации;
  • VHDL Compiler: трансляция RTL описаний на VHDL во внутренний формат GTECH;
  • VCS MX: моделирование схем;

Модуль P/R Bundle

  • Astro Basic UDSM Place & Route: инструменты размещения на кристалле и разводки;
  • Astro, Express Tim. Closure Op: оптимизация, интерактивный синтез и просмотр тактовых сигналов, оптимизация по времени;
  • Astro Interactive Ultra: редактирование списка соединений и маршрутизации, для обеспечения целостности сигналов временной диаграммы;
  • Astro Rail: анализ и устранение эффектов падения напряжения питания и электромиграциии;
  • Astro Xtalk: анализ и коррекция эффектов взаимовлияния проводников (xtalk,noise) для UDSM проектов;
  • Hercules DP/MT Add-on: проверка соответствия правилам физического проектирования;
  • JupiterXT: разработка иерархической компоновки топологического представления кристалла;
  • Milkyway Environment & RunTime C-API: инструменты для работы с БД проекта и обеспечения взаимодействия между различными инструментами проектирования СБИС;
  • Milkyway C-API Dev.: инструменты для создания аннотации и проверки базы данных;
  • PrimeRail: анализ цепей электропитания СБИС, проектируемых с номами менее 180нм;
  • Star-RCXT: экстракция значений паразитных емкостей, индуктивностей и сопротивлений;

Модуль Analog & Model University Bundle

  • CosmosLE: физическая верификация проектов с ручной разработкой топологии;
  • CosmosSE: моделирование и анализ проектов, выполненных в схемотехническом редакторе;
  • HSPICE Link-3rd Party Link: 3-х мерное моделирование паразитных связей;
  • HSPICE RF: моделирование на уровне транзисторов радиочастотных схем высокой точности, объединение достоверных моделей с алгоритмами моделирования и анализа;
  • HSPICE w/Simulation Interface: редактирование электрических схем ИС, интегрированное с Cadence Virtuoso;
  • Saber Runtime: системное моделирование и анализ смешанных систем с поддержкой нескольких различных технологий;
  • Saber Simulator: системное моделирование и анализ смешанных систем, в частности, сложных механотронных систем с программным управлением;
  • Saber Sketch:  инструменты редактирования и моделирования, позволяющая быстро создавать схемы, которые охватывают все аспекты проектирования, включая аналоговые, цифровые и аналого-цифровые элементы;
  • Saber Harness: проектирование и моделирование электрических проводных систем или систем состоящих из проводов, соединителей, стыков и т.д.;
  • Saber Inspecs Add-On: дополнительные средства проверки проектов 
  • SaberTemplateLibraryAdd-On: библиотека шаблонов для проектирования
  • SaberComponentLibraryAdd-On: библиотека компонентов для проектирования.

подняться наверх


 

 

 

САПР CADENCE

Пакет САПР CADENCE для проектирования цифровых и аналого-цифровых ИС:

  • IUS 06.11 (Verilog-XL, NCVerilog/VHDL/SystemC),AMSDesigner (VHDLAMS/VerilogAMS): инструменты моделирования и анализа ошибок для разработки цифровых и цифро-аналоговых ИС на логическом уровне (включая анализ кода HDl, области покрытия кода, отладку и верификацию;
  • IFV 6.1 FormalVerifier: формальная статистическая проверка соответствия логических схем нормам проектирования;
  • IPCM 6.1.1 (IncisiPlantoClosureMethodology): планирование маршрута проектирования логических схем;
  • SPMN 6.1.1 (Specman Elite): автоматическая генерация тестов на языке “e”, в том числе тестов со случайным распределением параметров;
  • EMGR 2.0.3 (Enterprise Manager): планирование и управление верификацией проектов сложных цифровых схем.
  • CCD 7.1 (Conformal Constraint Designer): проверка отсутствия ложных соединений и соответствия временным параметрам;
  • CONFRML 7.1: инструменты проверки соответствия схем между RTL-уровнем описания и описанием на уровне вентилей.
  • SOC 6.2  (SoC Encounter): основной инструмент полузаказного проектирования, включающий быструю проверку осуществимости и иерархической реализации больших схем, с встроенными процедурами контроля целостности сигналов и их временных параметров. Включает также инструменты RTL Compiler (RC);
  • ETS 6.2  (Encounter Timing System tools): инструменты анализа временных параметров и целостности сигналов на уровне вентильного цельнокристального представления проекта;
  • ANLS 6.2  (Storm family): инструмент для анализа выполнения правил проектирования;
  • EXT 6.2 ( parasitic extraction tools): инструмент для извлечения паразитных параметров;.
  • TSI 6.1  (CeltIC-/SignalStorm-NDC): инструмент для расчетов задержек и целостности сигналов и характеризации библиотечных элементов;
  • IC 5.1.41 (Design Framework II-based Software, (Composer schematics, Analog Design Environment, Virtuoso layout Diva verification), based on the traditional CDB database format, and the DRACULA: инструменты для разработки схем, включая аналоговые и для разработки и верификации топологии;
  • IC Craftsman 11.2.41 (Virtuoso Custom Routing functionality and top-level chip-assembly routing): разработка технологического маршрута проектирования на функциональном и верхнем уровне;
  • MMSIM 6.2 (SPECTRE analog/RF simulator and the Ultra Sim fast, full-chip, transistor-level simulator, as well as reliability analysis tools and the Virtuoso Passive Component Designer Software): быстрое моделирование проекта на уровне транзисторов, а также инструменты анализа надежности;
  • NEOCKT 3.4 (Analog Design Environment in Design Framework II): инструменты масштабирования и верификации, совместимые с общим маршрутом проектирования;
  • ASSURA 3.1.6-CDB (Assura IC physical design verification tools): инструменты верификации проектов на физическом уровне
  • IUS 06.1.1, CONFRML 7.1 and SOC 6.2 ( Cadence Low Power flow, based on the Common Power format (CPF)): инструменты для оптимизации потребляемой мощности и быстрой проверки проектов по выполнению функций и временным параметрам.

подняться наверх


 

 

 

САПР Mentor Graphics

Пакеты ПО для обучения специалистов по проектированию ИС на базе САПР Mentor Graphics

  • IC Nanometer Bnd SW физическое проектирование и верификация субмикронных аналого-цифровых СБИС;
  • Design Verification & Test Bnd SW комплекс программ для функциональной верификации СБИС, включающий: а) планирование системы верификации на этапе определения спецификации системы; б) верификацию архитектурных решений на системном уровне с помощью моделирования на языках высокого уровня C++, SystemC, SystemVerilog с применением моделирования интерфейсов между подсистемами на уровне транзакций (TLM); в) автоматическую генерацию тестовых программных модулей (testbench automation) системного и RTL уровня на языках C++, SystemC, SystemVerilog, TLM, VHDL, Verilog; г) иерархическую детализацию блоков до уровня RTL с возможностью моделирования "смешанных" систем, представленных моделями разного уровня абстракции – С++, SystemC, SystemVerilog, VHDL, Verilog, TLM; д) программно-аппаратную верификацию (виртуальное прототипирование), реализующую совместное моделирование программной и аппаратной части проекта, с обязательной поддержкой моделей на языках высокого уровня и моделей транзакций; аппаратную эмуляцию (включая внутрисхемную) с возможностью подключения моделей разного уровня абстракции – от SystemC до RTL, а также виртуального прототипа встроенного процессорного ядра; е) статическую и динамическую формальную верификацию проекта по мере его продвижения от системного уровня, до RTL и далее до вентильного уровня; ж) синтез и моделирование описаний семантических свойств элементов (assertion-based verification) и оптимизацию функционального покрытия (coverage driven verification); з) преимущественную ориентацию на промышленные стандарты в области языков и форматов данных; и) использование IP-блоков для верификации стандартных подсистем PCI, USB, AMBA, SCSI и др.

подняться наверх


 

 

 

САПР для проектирования устройств наноэлектроники и микросистем

Sentaurus (Synopsys ISE TCAD): приборно-технологическая САПР, которая позволяет проектировать полупроводниковые приборы, начиная с разработки технологии изготовления и заканчивая получением характеристик будущего прибора, а также находить оптимальные параметры  приборов с целью получения наилучших характеристик. TCAD используют для моделирования работы приборов широкого спектра полупроводниковых устройств, включая наноразмерные КМОП транзисторы, вертикальные полевые транзисторы, КМОП датчики изображения, флеш-память, крупные мощные транзисторы, кремний-германиевые биполярные гетеротранзисторы, транзисторы с высокой подвижностью электронов, высокочастотные транзисторы, светоизлучающие диоды, лазеры. Возможности приборно-технологической САПР позволяют моделировать элементы на основе кремния, кремний германия, карбида кремния, арсенида галлия и других полупроводниковых соединений группы А3B5, как тройных так и четвертных твёрдых растворов.

подняться наверх


 

 



САПР CoventorWare

Разработка микроэлектромеханических систем и приборов является перспективным направлением современной твердотельной электроники, требующим специального обучения навыкам работы с высокопроизводительными САПР моделирования и проектирования.
Разработанный компанией Coventor пакет программ автоматизированного проектирования CoventorWare  представляет собой универсальный программный инструмент для проектирования, моделирования физического поведения микроэлектромеханических систем (МЭМС).
В настоящее время пакет CoventorWare состоит из четырех основных программ: Architect,  Designer, Analyser и SystemBuilder (см. Рис. 3.30).

  • Architect — интегрированная среда проектирования, обеспечивающая групповую соразработку проектов микроэлектромеханических и микрожидкостных устройств на основе поведенческих моделей. В программе имеется модуль разработки структурных и принципиальных схем с использованием поведенческих моделей электромеханических, оптических, сверхвысокочастотных и жидкостных устройств, а также типовых радиоэлементов. 
    Другой модуль выполняет моделирование МЭМС устройств и цифровых схем управления. Третий модуль производит генерацию двухмерного послойного описания топологии системы с использованием полностью параметризованных моделей, которое затем может быть передано в программу Designer.
  • Designer — программа включающая в себя все необходимые средства для 2D и 3D проектирования МЭМС устройств. Здесь имеется редактор двухмерных топологий, модуль формирования трехмерной модели устройства, обширные базы данных материалов, эмулятор технологического процесса. Программа Designer в своей работе используетMaterialPropertiesDatabase (База данных материалов),  котораяслужит для хранения перечня материалов и их свойств. Программа позволяет добавлять материалы, а также менять свойства уже существующих.
    Для эмуляции технологического процесса производства МЭМС устройства в Designer также имеется специальный модуль ProcessEditor (эмулятор процесса).
    Пример применения пакета Coventor (см. MEMS.pdf и C-bi-IR.pdf)
Структура пакета программ Coventor,
предназначенного для проектирования и моделирования МЭМС

Рис. 3.30.

подняться наверх


 

 

 

 

САПР для прототипирования и проектирования печатных плат

Пакет программ для проектирования систем на основе ПЛИС

Пакет программ и библиотек прототипирования СБИС и разработок устройств на основе ПЛИС Xilinx.
Часть оборудования и ПО получены по университетской программе компании Xilinx.

  • интегрированная среда разработки устройств на основе ПЛИС (DS-ISE-FND 11.1);
  • библиотека элементов (EX-ISE-FND);
  • симулятор-отладчик для Verilog (DO-SIM-VER-USB);
  • симулятор-отладчик для VHDL (DO-SIM-VHDL-USB);
  • ядро системного генератора (DS-SYSGEN-4SL-PC);
  • пакет библиотек для встраиваемых приложений (EX-SYSGEN-4SL-PC).

подняться наверх


 

 

 

САПР для проектирования печатных плат

САПР CADENCE

Пакет САПР CADENCE для проектирования топологии ИС и высокоскоростных печатных плат, в составе:

  • Allegro(R) PCB Design HDL - XL,
  • Allegro(R) PCB SI - XL
  • Allegro(R) PCB Design HDL – L
  • SPB 15.7 (PCB design/Packaging tools from the Concept/Allegro family (Concept HDL, Verilog, Allegro board implementation, signal integrity and  packaging analyses):

Позволяет: выполнять описания аналого-цифровых схем HDL,
имеет инструменты для проектирования печатных плат и анализа размещения элементов и целостности сигналов, средства для редактирования многослойной топологии, инструменты передачи баз данных, совместимые с AutoCAD DXF, IDF, PADS и P-CAD, а также высокопроизводительный автотрассировщик цепей и инструменты анализа ошибок и расчетов временных задержек и перекрестных влияний, инструменты для извлечения S-параметров устройств, учитывающие реальную разводку с потерями на межсоединениях и виртуального прототипирования устройств в диапазоне рабочих частот до десятков ГГц.

подняться наверх


 

 

 

САПР Mentor Graphics

Пакеты ПО для обучения специалистов по проектированию на базе САПР Mentor Graphics:

  • PADS bnd SW: комплексное маршрутное проектирование систем на печатных платах, включающее схемотехнический редактор, средства размещения и трассировки, функционального моделирования, инструменты анализа сигналов, наводок, электромагнитной совместимости и средства для подготовки производства;
  • PCB Expedition Bnd SW: набор программных средств, ориентированный на разработку плат с высокоскоростными (до 15 ГГЦ) цепяпи, интегрированный с маршрутом проектирования FPGA, и поддерживающий технологии высокоплотных межсоединений (HDI), скрытых микропереходов (microvia), встроенных компонентов, гибких и полугибких печатных плат, современных многовыводных корпусов СБИС всех типов.

подняться наверх


 

 

 

САПР для проектирования систем в корпусе

САПР CADENCE

Модуль  Cadence SiP RF Layout – GXL: предназначен для проектирования радиочастотных систем в корпусе, позволяет выполнять следующие операции:

  • двунаправленное проектирование изменений соединений и слоев в соответствии с принципиальной схемой при взаимодействии разработчиков радиочастотной системы и радиочастотных модулей, управление ограничениями на проектирование,
  • размещение на подложке и проектирование и редактирование разводки выводов в корпус,
  • определение пассивных параметров подложки и учет их влияния в описании устройства при разработке, прямой импорт параметров разработанной ИС в виде системы в корпусе (СвК) в редактор проектирования слоев,
  • 3-х мерное проектирование и редактирование конструкции модуля в корпусе; разработку системы выводов в линейном и матричном исполнении и оптимизацию выводов ИС и СвК для минимизации влияния подложки на параметры системы,
  • учет нелинейных искажений, трехмерное изображение разводки для визуальной проверки на возможность реализации операций сварки.;

Модуль Cadence SiP RF Architect – XL: позволяет:

  • применение редактора схем на основе платформы Virtuoso и комплексную симуляцию работы радиочастотной схемы,
  • подключение модуля SiP на подложке и встроенных пассивных элементов,
  • двунаправленное проектирование изменений,
  • подключение параметров пассивных ячеек, прямой экспорт параметров SiP в редактор редактирования топологии.

подняться наверх


 
 
 

 

 
 
 
 
Центр проектирования интегральных схем, устройств наноэлектроники и микросистем © 2010